高速ADC为啥有这么多不同的电源轨和电源域？

采样速率和可用带宽方面，当今的射频模数转换器(RF ADC)已有长足的发展。其中还纳入了大量数字处理功能，电源方面的复杂性也有提高。那么，当今的 RF ADC 为什么有如此多不同的电源轨和电源域？

为了解电源域和电源的增长情况，我们需要追溯 ADC 的历史脉络。早在 ADC 不过尔尔的时候，采样速度很慢，大约在数十 MHz 内，而数字内容很少，几乎不存在。电路的数字部分主要涉及如何将数据传输到数字接收逻辑——专用集成电路 (ASIC) 或现场可编程门阵列 (FPGA)。用于制造这些电路的工艺节点几何尺寸较大，约在 180 nm 或更大。使用单电压轨(1.8 V )和两个不同的域（AVDD 和 DVDD，分别用于模拟域和数字域），便可获得足够好的性能。

随着硅处理技术的改进，晶体管的几何尺寸不断减小，意味着每 mm2 面积上可以容纳更多的晶体管（即特征）。但是，人们仍然希望 ADC 实现与其前一代器件相同（或更好）的性能。

现在，ADC 的设计采取了多层面方法，其中：

采样速度和模拟带宽必须得到改善；

性能必须与前一代相同或更好；

纳入更多片内数字处理功能来辅助数字接收逻辑。

下面将进一步讨论上述各方面特性以及它们对芯片设计构成怎样的挑战。

需要高速度

在 CMOS 技术中，提高速度（带宽）的 普遍方法是让晶体管几何尺寸变小。使用更精细的 CMOS 晶体管可降低寄生效应，从而有助于提高晶体管的速度。晶体管速度越快，则带宽越宽。数字电路的功耗与开关速度有直接关系，与电源电压则是平方关系，如下式所示：

其中：

为功耗

为负载电容

为电源电压

为开关频率

几何尺寸越小，电路设计人员能实现的电路速度就越快，而每 MHz 每个晶体管的功耗与上一代相同。

裕量 重要

对更宽采样带宽的需求促使业界采用更精细的几何尺寸，不过对数据转换器性能（如噪声和线性度）的期望仍然存在。这对模拟设计提出了独特的挑战。转向更小几何尺寸的一个不希望出现的结果是电源电压降低，这使得开发模拟电路以工作在高采样速率并保持相同的噪声 / 线性度性能所需的裕量大大降低。为了克服这一限制，电路设计有不同的电压轨以提供所需的噪声和线性度性能。

数字电路不需要裕量，因为 重要的参数是速度。所以，数字电路通常以 电源电压运行，以获取 CMOS 开关速度和功耗的优势。这在新一代 ADC 中很明显， 电压轨已降低至 0.975 V。

隔离是关键

随着业界转向深亚微米技术和高速开关电路，功能集成度也在提高。以 AD9467 和 A D9208 为例，AD9467 采用 180 nm BiCMOS 工艺，而 AD9208 采用 28 nm CMOS 工艺。当然，AD9467 的噪声密度约为 -157 dBF S/Hz，而 AD9208 的噪声密度约为 -152 dBF S/Hz。但是，如果拿数据手册做一个简单的计算，取总功耗（每通道）并将其除以分辨率和采样速率，就可以看到 A D9467 的功耗约为 330μW/ 位 /MSPS，而 AD9208 仅为 40μW/ 位 /MSPS。

当超快电路在非常近的距离内运行时，各个模块之间总会存在耦合或震颤的风险。

为了改善隔离，设计者必须考虑各种耦合机制。 明显的机制是通过共享电源域。

情况并不像看起来那么可怕。数据手册的目的仅仅是唤起人们对各种敏感域的关注，让系统设计人员可以关注 PDN（电源输送网络）设计，对其进行适当的划分。共享相同供电轨的大多数电源域和接地域可以合并，因此 PDN 可以简化。这导致 BOM（物料清单）和布局得以简化。

了解系统性能目标和 ADC 目标性能对优化 ADC 的 PDN 起着重要作用。在电路板上使用智能分区以减少不必要的接地回路，是将各个域之间的串扰降到 的关键。适当地共享电源域，同时满足隔离要求，将能简化 PDN 和 BOM。